XC7Z100-2FFG900I – integrirana vezja, vgrajena, sistem na čipu (SoC)

Osnovna arhitektura SoC

Tipična arhitektura sistema na čipu je sestavljena iz naslednjih komponent:
- Vsaj en mikrokrmilnik (MCU) ali mikroprocesor (MPU) ali digitalni signalni procesor (DSP), lahko pa je več procesorskih jeder.
- Pomnilnik je lahko eden ali več pomnilnikov RAM, ROM, EEPROM in flash pomnilnik.
- Oscilator in vezje fazno zaklenjene zanke za zagotavljanje časovnih impulznih signalov.
- Periferne naprave, ki jih sestavljajo števci in časovniki, napajalna vezja.
- Vmesniki za različne standarde povezljivosti, kot so USB, FireWire, Ethernet, univerzalni asinhroni oddajnik-sprejemnik in serijski periferni vmesniki itd.
- ADC/DAC za pretvorbo med digitalnimi in analognimi signali.
- Napetostna regulacijska vezja in napetostni regulatorji.
Omejitve SoC-jev

Trenutno je zasnova komunikacijskih arhitektur SoC razmeroma zrela.Večina podjetij, ki se ukvarjajo s proizvodnjo čipov, uporablja arhitekture SoC za proizvodnjo čipov.Ker pa si komercialne aplikacije še naprej prizadevajo za soobstoj in predvidljivost navodil, se bo število jeder, integriranih v čip, še naprej povečevalo, arhitekture SoC, ki temeljijo na vodilu, pa bodo vse težje izpolnjevale naraščajoče zahteve računalništva.Glavne manifestacije tega so
1. slaba razširljivost.Načrtovanje sistema soC se začne z analizo sistemskih zahtev, ki identificira module v sistemu strojne opreme.Da bi sistem deloval pravilno, je položaj vsakega fizičnega modula v SoC na čipu relativno fiksen.Ko je fizična zasnova končana, je treba izvesti spremembe, ki so lahko dejansko proces preoblikovanja.Po drugi strani pa so SoC-ji, ki temeljijo na arhitekturi vodila, omejeni glede števila procesorskih jeder, ki jih je mogoče razširiti na njih zaradi inherentnega arbitražnega komunikacijskega mehanizma arhitekture vodila, tj. samo en par procesorskih jeder lahko komunicira hkrati.
2. Z arhitekturo vodila, ki temelji na ekskluzivnem mehanizmu, lahko vsak funkcionalni modul v SoC komunicira z drugimi moduli v sistemu šele, ko pridobi nadzor nad vodilom.Kot celota, ko modul pridobi arbitražne pravice vodila za komunikacijo, morajo drugi moduli v sistemu počakati, da se vodilo sprosti.
3. Težava s sinhronizacijo ene ure.Struktura vodila zahteva globalno sinhronizacijo, vendar, ko postaja velikost procesne funkcije vedno manjša, delovna frekvenca hitro narašča in kasneje doseže 10 GHz, bo vpliv, ki ga povzroči zakasnitev povezave, tako resen, da je nemogoče oblikovati globalno drevo ure. , in zaradi ogromnega omrežja ur bo njegova poraba energije zasedla večino celotne porabe energije čipa.